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Example
ユーザHOME内の、Versysディレクトリに、Examplesのフォルダがあります。
Versys フォルダ構成
Versys Examples SystemC
Verilator
Verilog
example.html
README

Eamplesには、Verilog,,Verilator,SystemCのExampleがあります。
Versys_Examples
Examplesフォルダの構成は次のようになります。
Examples フォルダ構成
Examples SystemC counter Makefile,test.cpp
counter.cpp
counter.h
dffr Makefile,test.cpp
dffr.cpp
dffr.h
inverter Makefile,test.cpp
inverter.cpp
inverter.h
ram Makefile,test.cpp
ram.cpp
ram.h
Verilator counter Makefile,test.cpp
counter.v
dffr Makefile,test.cpp
dffr.v
inverter Makefile,test.cpp
inverter.v
ram Makefile,test.cpp
ram.v
Verilog counter counter.v,test.v
dffr dffr.v,test.v
inverter inverter.v,test.v
ram ram.v,test.v
example.html

Verilogフォルダでは、VerilogモジュールとVerilogテストモジュールを使って検証します。
Verilatorフォルダでは、VerilogモジュールとSystemCテストモジュールを使って検証します。
SystemCフォルダでは、SystemCモジュールとSystemCテストモジュールを使って検証します。

counterモジュールを例にした使用方法です。
各々counterディレクトリ内に移動して実行します。
Verilogの場合ユーザHOMEディレクトリより、
$cd Versys/Examples/Versys_Examples/Verlog/counter

Verilog
icarus
$iverilog -o counter -s test counter.v test.v
-o counterで、出力ファイルcounterを指定します。
この指定をおこなわなかった場合」、出力ファイルはaoutとなります。
-s testで、テストモジュール名testを指定します。
この指定はおこなわなくても動作するようです。
出力ファイルcounterができているのが確認できたら、
$vvp counter
vcdファイルcounter.vcdが作成されているのが確認できたら、
$gtkwave counter.vcd
GTKWaveが開きます。
ツールメニューのSeachをクリックしプルダウンメニューからSignal Search Treeを選択。
観測したい信号を選択してAppendをクリックすると波形が表示されます。

GPLCver
$cver counter.v test.v
vcdファイルcounter.vcdが作成されているのが確認できたら、
$gtkwave counter.vcd
GTKWaveが開きます。

Verilator
$make clean
$make
$make run
オブジェクトディレクトリobj_dirが作成され、その中にvcdファイルcounter.vcdが作成されます。
$gtkwave obj_dir/counter.vcd
GTKWaveが開きます。


SystemC
$make clean
$make
$make run
vcdファイルcounter.vcdが作成されます。
$gtkwave counter.vcd
GTKWaveが開きます。

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